Arイオン平面ミリングにより試料作製をした半導体チップの電位コントラスト観察
公開日： 2023/02/07
走査電子顕微鏡 (SEM) で試料表面の局所的な電位差を確認する方法として、電位コントラスト (Voltage contrast :VC) 法があります。VC法は半導体デバイスの内部配線が設計通りに製造されたことを確認できる簡便な手法であり、主に半導体の故障解析の現場で広く用いられています。
しかし、VC取得のためには試料を研磨し内部回路を露出 (剥離) する必要があり、従来手法では研磨ムラや試料汚染などの問題がありました。
本ウェビナーでは、半導体チップ試料をArイオン平面ミリングによって平滑かつ清浄に加工することで、鮮明なVC像が得られた例を紹介します。
本セミナーは、WEB上で開催されます。WEBに接続できる環境であれば、パソコンからだけでなく、スマートフォンやタブレットからも参加することができます。
皆さまのご参加をお待ちしております。
このウェビナーから学べること
クロスセクションポリッシャ™の平面ミリング機能
電位コントラスト (VC) 観察
コンタミネーションを抑制した試料作製
参加いただきたいお客様
半導体欠陥解析をされている方
複合材料の加工にお困りの方
清浄な試料表面を作製されたい方
機械研磨による試料調整をされている方
講演者
淺野 奈津子
EP事業ユニット
EPアプリケーション部
アプリケーション企画グループ
開催日/詳細
2023年3月10日 (金) 16:00～17:00
講演後に質疑応答の時間があります。
関連製品
発表資料
講演後のアンケートにご記入いただくとダウンロードができます。
参加費
無料（先着順での受付となります。お早目にお申込みください。）
お申し込み方法
ウェビナーは、終了しました。
動画を公開しておりますので、下記よりお申込みください。
お問い合わせ
日本電子株式会社
デマンド推進本部 ウェビナー事務局
sales1[at]jeol.co.jp
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