半導体
半導体とは導体 (電気を良く通す物質) と絶縁体 (電気をほとんど通さない物質) の中間の性質を持つ物質です。また半導体材料を用いたトランジスタやダイオード、それらを多数集積して作られた回路も半導体または半導体チップと呼ばれます。半導体は家電製品から自動車、社会インフラまで世の中で広く使われています。
半導体分野では低消費電力化や高性能化に向け、SiCやGaN等の新材料、新構造のトランジスタ、3次元実装などが注目されています。これらの半導体を安定して製造(歩留り)し、安心して使う(信頼性)為には精度の良い分析技術が不可欠で、それには目的に応じた適切な前処理と分析装置の選択が重要です。このページでは、様々な分析装置と応用例をご紹介いたします。
1. 半導体の検査・解析に貢献するJEOLの装置
2. JEOL半導体関連製品と用途
3. EB：電子ビーム描画装置
Electron Beam Lithography System
EB 描画装置は、EDA（Electronic Design Automation）ツール等で設計された集積回路（IC）や各種デバイスの回路データを、電子ビームを用いてガラス基板やウエハ基板上に実存のものとして描き表していく装置です。
日本電子のマスク製作用EB 描画装置は、先端技術で高速、高精度、高信頼性を実現しています。
加速電圧50 kV の可変成形（矩形）ビームとステップ＆リピートステージ方式を基本とした描画装置です｡
4. FIB-SEM/TEM：先端半導体プロセスにおけるTEM測長の活用
～ TEM-LINKAGE ～
TEMとの連携を容易にする"二軸傾斜カートリッジ"を採用。
カートリッジは、専用のTEM ホルダー / FIB ホルダーにワンタッチで装着します。
TEM グリッドの載せ替え作業から解放されます。
JEM-ACE200F で取得したFinFET (Fin Field-Eff ect Transistor) 型トランジスタのHAADF-STEM 像とフラッシュメモリー のTEM 像の測長例を示します。測長には、システムインフロンティア製のMulti Image Tool を使用しており、測長レシピの作成が可能です。
FinFET型トランジスタのTEM試料作製（FIB-SEM）
FinFET型トランジスタのSE像およびBSE像です。加工終点を見逃さないコントラストの良い鮮明な像を取得できます。
Fin部を狙って正確に薄膜化できています。TEMグリッドの載せ替えなしに、JIB-PS500iからTEMへ試料搬送が可能となり試料破損のリスクを大幅に軽減できます。TEM観察では方位合わせで必須となる2軸傾斜が可能です。
FinFET型トランジスタの構造および組成解析（TEM）
FinFET型トランジスタのHAADF-STEM像とEDSマップです。Finの形状、ゲート周辺の構造、コンタクト部分の配置、および元素分布を観察できます。特に、高分解能HAADF-STEM像では、ゲート絶縁膜 (SiO2やHfO2)やメタルゲートの層構造が鮮明に確認できます。
試料:5 nm FinFET型トランジスタ
加速電圧:200 kV
EDSマップ (ネットカウントマップ)
5. SEM：半導体デバイスを観察/分析するためのSEM機能
高分解能SEM では、試料から発生する電子を効率的に検出できる上方検出器を複数搭載しています。低い入射電圧においても レジストパターンやIC 断面の微細な構造や、電位コントラストも明るく観察できます。
レジスト
SRAM
IC 断面
半導体積層チップ (SRAM剥離後) の電位コントラスト観察（SEM）
電位コントラストの概念図
表面観察試料ホルダー
SM-71230SOHD
電位コントラスト (Voltage Contrast: VC) は、半導体デバイス表面の導電性の違いによりSEM像に生じるコントラストです。例えば、タングステンプラグなどに欠陥が生じた場合、欠陥を持つプラグと正常なプラグでは異なるコントラストを示します。これを用いて欠陥の位置を特定することができます。
6. AES/CP：半導体積層チップCP 断面の元素・化学状態別分布の可視化
デバイスの故障解析を行うには断面解析がよく用いられますが、微細化・複雑化するデバイスを分析するためには高空間分解能な分析が求められます。
AES は、バルク試料を高空間分解能かつ高エネルギー分解能で分析可能であるため、より詳細な故障解析が簡便に行えます。ここでは一例として、SRAM のCMOS 領域の元素分布とSi とSiO2 の化学状態別の分布を可視化しました。
SiC パワー半導体ダイオードのpn 接合部の内蔵電位差分析（AES）
pn 接合はデバイスにおける基本構造であり、デバイス動作の重要な役割を担っています。この性能は不純物の量とそのドーピング技術、成膜プロセスに大きく依存します。ボルテージコントラスト(VC) などで容易に観察することは可能になってきましたが、ドーパント量のわずかな差などをナノメートルオーダーの分解能で詳細に分析する手法は限られます。
AES では、pn 接合部の内蔵電位差をピークのシフト量として評価することが可能です。ここでは、SiC パワー半導体のpn 接合部を分析しました。p 型領域とn 型領域でSi KLL ピークのピーク位置は1.3 eV 異なっており、このエネルギー差を利用してp 型/n 型の領域の可視化を行いました。
半導体のアプリケーションをもっと見る場合は以下のボタンから。